*
ثبت نام در کنفرانس مجازی FPGA 2021 : (به صورت non-Member Student ثبت نام نمایید)
برخی از ورکشاپ های رایگان این دوره : (ظرفیت ورکشاپ ها محدود است)

The 29th ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA 2021) is the premier conference for presentation of advances in FPGA technology.

- Low-Cost Teaching and Research Platform Based on Xilinx RFSoC Technology and PYNQ Framework
- AI Optimized Intel® Stratix® 10 NX FPGA
- Enhancing and Simplifying HLS with Xilinx Vitis Open Source and Silexica Tools
- Hands-On Tutorial: Introduction to oneAPI with Intel® FPGAs
- Neural Network Accelerator Co-Design with FINN
- Intel® FPGA Devcloud

https://web.cvent.com/event/855919c3-77de-4793-80ab-620a9121f435/summary

@Taksuntec

یک رفرنس دیزاین خوب برای استفاده همزمان از 4 ورودی MIDI دوربین و انکود h264/h265 همزمان به شبکه و یا دیسک در SoC های زایلینکس :

Zynq UltraScale+ MPSoC VCU TRD 2020.2 - Quad Sensor MIPI CSI Video Capture and HDMI Display

This module enables video capture from the quad sensor connected through MIPI CSI-2 Rx implemented in the PL. The Avnet Multi-Camera FMC module is used to capture four video streams through a MIPI CSI-2 interface. The video can be displayed using HDMI Tx through the PL, and can be recorded in SD cards or USB/SATA drives. The module can stream-in or stream-out encoded data through an Ethernet interface. This module supports four video streams using AXI switch at capture side and mixer at display side for NV12 pixel format.

https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/1010303572/Zynq+UltraScale+MPSoC+VCU+TRD+2020.2+-+Quad+Sensor+MIPI+CSI+Video+Capture+and+HDMI+Display

@Taksuntec

یه خبر جالب از کمپانی بزرگ کوالکام
این شرکت یکی از بزرگترین و بهترین تولید کننده چیپ های گوشی های تلفن همراه و تبلت هست.
کوالکام در گزارش وضعیت مالی ۴ ماه اخیرش اعلام کرده فروشش خیلی زیاد شده و ارزش سهام و درامدش رشدی حدود ۱۵۰ درصدی داشته. در زمان covid-19 خرید تبلت و گوشی موبایل خیلی بیشتر شده.
اما مدیر عامل جدید این شرکت گفته در ۶ ماه آینده به دلیل تفاضای بسیار زیاد چیپ در دنیا این بازار دچار کمبود میشه و شرکت هایی مثه کوالکام و سامسونگ نمیتونن در این حجم نیاز بازار رو پاسخ بدن و این گلوگاه تکنولوژیکی در ساخت ابزار های هوشمند میشه.
بعضی از شرکت های بزرگ خودرو سازی هوشمند و تبلت و .... مجبور شدن به همین دلیل خط های تولیدشون رو حتی تعدیل نیرو کن!!!!
@Taksuntec

استفاده خلاقانه ای از ledها بر روی pcb
برای جزییات بیشتر و دریافت pcb، از لینک زیر:

https://twitter.com/mifune/status/1358402208287625217

@Taksuntec

Snapdragon 888 vs The Exynos 2100: Cortex-X1 & 5nm
مقایسه SoC های جدید سامسونگ و کوالکام
@Taksuntec
نکته جالبی در این مقاله وجود داره: چیپ نسل قبل اسنپ دراگون در شرکت معروف TSMC تولید شده است اما نسل جدید SoC های جدید اسنپ دراگون با تکنولوژی 5nm در شرکت سامسونگ تولید میشود!!!!!!!
@taksuntec


https://www.anandtech.com/show/16463/snapdragon-888-vs-exynos-2100-galaxy-s21-ultra

واحد xadc :
در اصل دو adc یک مکا سمپلی ۱۲ بیتیه. که در تمامی fpga های سری ۷ به بعد زایلینکس وجود داره.
یه ip core هست با نام xadc که خیلی امکانات به adc اضافه میکنه. مثه سویچ اتوماتیک بین کانال ها، میانگین گیری، threshold و خروجی استاندارد مثه axis و ...
واحد xadc هم ورودی مختص به خودش داره هم مثه میکرو کنترلر ها اکه اشتباه نکنم ۱۶ ورودی آنالوگ مشترک با پایه های دیجیتال داره.
همین طور چند تا ورودی داخلی هم داره مثه ولتاژ های مختلف مثه ولتاژ bram و ddr و سنسور دمای داخلی و ...
همه سری های ۷ به بالا دارن
البته مثه میکرو کنترلر ها کیفیت adc چنگی به دل نمیزنه ولی برای مانیتور سیستم عالیه از همین نظر هم بهش system monitor هم میگن

*
ثبت نام رایگان دوره آموزشی Xilinx ACAP :
این دوره با هماهنگی مراکز اصلی آموزشی سخت افزار از قبیل Hardent، Doulos و غیره برگزار می گردد.

Getting Started with Xilinx Versal ACAP Platform
A higher level of performance, integration and optimization

In the Events, you will be introduced to the new Xilinx Versal ACAP platform and its building blocks that enable flexible implementation of accelerated systems. Features unique to Versal, such as the AI Engine and Network-on-Chip (NoC) along with the Vitis Unified Software tool flows will be covered.

برنامه ی این دوره آموزشی :
https://xilinx.cventevents.com/event/3997b233-b78f-485c-9074-c24244625f04/websitePage:7176e470-88ac-4418-a7ee-349a6ea4c042

لینک ثبت نام :

https://xilinx.cventevents.com/event/3997b233-b78f-485c-9074-c24244625f04/summary

@Taksuntec

دعوت به همکاری:
شرکت رهپویان علم و صنعت آوا فعال در زمینه طراحی و تولید سیستم‌های الکترونیکی و مخابراتی واقع در شرق تهران جهت تکمیل کادر تخصصی خود، از علاقمندان واجد شرایط زیر دعوت به همکاری می‌نماید:

لطفا در قسمت Subject ایمیل حتما عنوان شغلی خود را قید بفرمایید eng_co2018@yahoo.com

**********
عنوان شغلی: استخدام کارشناس ارشد نرم¬افزار :
مسلط به برنامه¬نویسیC++
مسلط به QT و Visual Studio
مسلط به سیستم عامل لینوکس
دارای تجربه طراحی GUI
دارای حداقل 3 سال سابقه کار مرتبط
******
عنوان شغلی: استخدام کارشناس ارشد FPGA :
دارای سابقه کار با بردهای پردازشیXilinx FPGA
مسلط به نرم‌افزار Vivado
مسلط به زبان‌ VHDL
آشنا به برنامه¬نویسی C/C++
علاقه‌مند به یادگیری و پیشرفت کاری
دارای حداقل 3 سال سابقه کار مرتبط
*********
عنوان شغلی: استخدام کارشناس ارشد مخابرات سیستم
مسلط به مفاهیم پردازش سیگنال
کد نویسی در حوزه پردازش سیگنال، الگوریتم داده، الگوریتم CFAR، الگوریتم موقعیت یابی
آشنا به مفاهیم رادیو نرم افزار (SDR)
داشتن روحیه کار تیمی
(آشنایی با زبان C++ مزیت محسوب می شود)
دارای حداقل 3 سال سابقه کار مرتبط
**********
عنوان شغلی: استخدام کارشناس ارشد مخابرات میدان
مسلط به طراحی مدارات فعال و پسیو RF و مایکروویو
مسلط به تست، راه‌اندازی و عیب‌یابی مدارات فرکانس بالا
مسلط به نرم افزارهای AWR, ADS, CST, HFSS
مسلط به دستگاه‌های اندازه‌گیری مرتبط
دارای حداقل 3 سال سابقه کار مرتبط
******
** مزایا:
بیمه تامین اجتماعی ، بیمه تکمیلی
حقوق ، پاداش ، وام و کارانه مناسب
محیطی پویا و حرفه‌ای و دوستانه
گروه تحقیقات آوا مشتاقانه میزبان افراد بااستعداد و خلاق و ماهر‌ می‌باشد.
علاقه مندان به همکاری رزومه خود را به ایمیل زیر ارسال نمایند.
eng_co2018@yahoo.com
یا از طریق لینک زیر ثبت نام نمایید:
http://www.revsa.ir/Cooperation

Samsung's New HBM2 Memory Has 1.2 TFLOPS of Embedded Processing Power | Tom's Hardware
https://www.tomshardware.com/uk/news/samsung-hbm2-hbm-pim-memory-tflops

توییت جدید زایلینکس:

"هفت ماه قبل، FPGAهای زایلینکس در یک برنامه کاوش فضای به همراه ناسا شرکت داشت و اکنون در یک اتفاق تاریخی بر روی مریخ فرود آمده است "

https://twitter.com/XilinxInc/status/1362562777634590721

@Taksuntec

*
ثبت نام ورکشاپ رایگان CHIPS Alliance Spring Workshop :

The March 30 CHIPS Alliance Spring Workshop is now open for registration. This free event will showcase #RISCV solutions across different areas of chip design, protocols and open source tooling.


8:00 Welcome / Opening Remarks
8:10 RISC-V DV Workgroup Updates
8:25 Android on RISC-V
8:40 Open Source Flows in ASIC & FPGA Development
8:55 Open-Source AIB Chiplet Ecosystem
9:10 OmniXtend Milestone Updates
9:25 Chisel advances for next-gen SOC Designs
9:40 Codasip SweRV Core Support Package in a Nutshell
9:55 An Introduction to the OpenROAD project
10:25 Open Source FPGA Tooling
10:40 Fully Open Silicon Down to the Transistor
11:10 Analog tooling

https://www.eventbrite.com/e/chips-alliance-spring-workshop-tickets-142138836085?internal_ref=login

@Taksuntec

*
بلاگ جالب Google AI در رابطه با مقاله ها و تلاش های اخیر این گروه برای استفاده از یادگیری ماشین جهت طراحی معماری کامپیوتر (شتاب دهنده های سخت افزاری ) برای آموزش و استنتاج هر چه بهتر الگوریتم های یادگیری ماشین و شبکه های عصبی :

https://ai.googleblog.com/2021/02/machine-learning-for-computer.html?m=1

@Taksuntec

اجرای مثال VART از میان مثال های VITIS-AI بر روی zcu104 در حالت GUI:

The Vitis -AI (#vitisai) GitHub repository contains command line examples for running a neural network on #Xilinx #FPGA . This video shows an example of running VART to decode traffic light camera video in the #Vitis GUI mode on board #ZCU104 .

لینک ویدیو در یوتوب :

https://www.youtube.com/watch?v=Ye1Ht5lJYnY&feature=youtu.be

@Taksuntec

*
آموزش ساخت AXI-Stream برای طراحی های RTL :

How to create AXI-Stream Interface for a RTL Design

https://crackfpga.com/create-axi-stream-interface-for-a-rtl-design/

@Taksuntec

*
آموزش اتصال SSD به زینک :

Connecting an SSD to Zynq MPSOC.

https://www.controlpaths.com/2021/02/22/connecting-an-ssd-to-zynq-mpsoc/

@Taksuntec

آموزش نحوه استفاده از Vaitrace در VITIS AI برای پروفایل کردن شبکه های عصبی :

#Vitis​-AI has "vaitrace" program for profiling neural network. This video shows the necessary steps for profiling. This example running on #ZCU104​ with using #Vitis​ 2020.2 and CentOs 7.

https://www.youtube.com/watch?v=vGu4aaXh6KA

@Taksuntec

فروشگاه زاگرس الکترونیک جهت تکمیل کادر خود در استان‌ تهران از افراد واجد شرایط زیر دعوت به همکاری می‌نماید.
کارشناس فروش وظیفه ترکیب دانش فنی برق با مهارت های فروش را دارد؛ به عبارت دیگر هم فروشنده‌ای ا‌ست که دانش برق را درک می‌کند و آن را اعمال می‌کند و هم مهندسی است که می‌داند چگونه محصولات خود را بفروشد؛ نه فقط فروش محصولات و خدمات، بلکه مشاوره و پشتیبانی آنها را نیز ارائه می دهد. شرح وظایف کارشناس مهندسی فروش به شرح زیر می باشد:
· شناسایی حوزه های اصلی فروش شرکت
· برقراری ارتباط اولیه با مشتریان
· نیازسنجی پروژه های مشتری و نیز تلاش جهت بالفعل نمودن مشتری بالقوه
· بررسی درخواست مشتری
· مدیریت، درک و تفسیر نیازها و خواسته های مشتری
· ارائه مشاوره فنی و مالی در راستای درخواست مشتری به منظور بهینه کردن سفارش مشتری با در نظر گرفتن منافع طرفین
· کمک در طراحی محصولات سفارشی برای مشتری با توجه به نیازهای خاص ایشان
· ارائه پیشنهادات مربوط به نصب و راه اندازی، خدمات پس از فروش و تعمیرات و نگهداری
· ارائه پیشنهادات فنی و مالی به مشتری
· پیگیری و رفع ابهامات احتمالی مشتری
· دریافت سفارش نهایی و مورد تایید از مشتری

چند روز پیش موردی رو دیدیم که ارزش طراحی IC رو در ایران داشت. سالهای سال ممکنه چنین فرصتی پیش نیاد که انقدر تیراژ بالا باشه که بصرفه داخل طراحی کرد.
پیگیری کردم از بزرگان ساخت آیسی در ایران. چند تا نکته دست گیرم شد که خدمت دوست داران و طرف داران ساخت آیسی عرض میکنم:
۱. تکنولوژی ۷ و ۵ نانومتری متفاوته با تکنولوژی های پایین و ما این تکنلوژی رو نداریم. یعنی نمیتونیم طراحی کنیم.(3DFET و FinFET)
۲. اگه مشکل طراحی رو بتونیم حل کنیم یکی دوتا شرکت بیشتر نیستن که میتونن ۷ نانومتر و ... رو بزنن که نتنها ایران بلکه چین رو هم تحریم کردن.و نمیشه تولیدش کرد
۳. هزینه تولید بسیار بالاست در حد ۲ تا ۶ میلیون دلار که واقعا باید چندین میلیون تولید بشه که بصرفه
۴. من اگه جای مسئولین بودم هر جور شده هزینشو جور میکردم و کارای سیاسی رو انجام میدادم که تولید کنن. چون این پروژه دروازه ایران میتونست باشه به بزار بزرگ ریز تراشه ها و پردازنده ها در دنیا.
@Taksuntec

ثبت نام ورکشاپ های مجازی SYNOPSIS در حوزه طراحی دیجیتال: (رایگان)
تنها برای ثبت نام به ایمیلی غیر از ایمیل های معمولی نیاز است مثلا ایمیل دانشگاهی.
Agenda-At-A-Glance:

Track #1: Design Compiler NXT and IC Compiler II

Design Compiler NXT Session 1 | Monday, March 8 | 9:30 -11:00 a.m.
Highlights key PPA enabling technologies introduced in latest releases. Introduces the IC Compiler II link and NDM library support that is essential to supporting complex and advanced node designs.

Design Compiler NXT Session 2 | Tuesday, March 9 | 9:30 - 11:00 a.m.
Provides a deep dive into the workings of the IC Compiler II link and offers practical tips on congestion debug and dirty data handling.

IC Compiler II Session 1 | Monday, March 15 | 9:30 - 11:00 a.m.
Introduces the Reference Methodology (RM) and low power flows. Offers a practical guide to improving flow runtimes.


IC Compiler II Session 2 | Tuesday March 16 | 9:30 - 11:00 a.m.
Covers the latest technology improvements in IC Compiler II including early data handling, global route everywhere, post-route design and eco fusion technologies.
—————————————————
Track #2: Fusion Compiler

Fusion Compiler Session 1 | Wednesday, March 10 | 4:00 - 6:00 p.m.
Introduces the Reference Methodology (RM) and low power flows. Highlights new synthesis advancements including clock gate latency estimation and shift-left Design for Test (DFT).

Fusion Compiler Session 2 | Thursday, March 11 | 9:30 - 11:00 a.m.
Covers the latest technology improvements in Fusion Compiler including early data handling, global route everywhere, post-route design and eco fusion technologies. Offers a practical guide to improving flow runtimes.

RTL Architect & Machine Learning | Wednesday, March 17 | 4:00 - 5:30 p.m.
Introduces RTL Architect, a complete RTL analysis and optimization solution that enables early RTL exploration to achieve predictable RTL closure and improved power, performance, and area metrics in less development time. The second half of this session showcases machine learning technologies spanning the full flow.

Fusion Compiler Session 3 | Thursday March 18 | 9:30 - 11:00 a.m.
Offers a practical guide to analyze and address quality of results and runtime challenges. Focuses on synthesis technologies, useful commands and debug methodologies to improve timing, area, power, congestion and time to results.
——————————————————-
Track #3: RTL to GDSII Flows & Debug

Advanced Nodes & RedHawk Analysis Fusion | Monday, March 22 | 9:30 - 11:00 a.m.
Showcases 6-nm and 5-nm advanced node support in place and route. The second half of this session covers the Red Hawk Fusion flow for power integrity.

Hierarchical Design | Tuesday, March 23 | 9:30 - 11:00 a.m.
Highlights enabling technologies for top-level design planning and implementation including freeform macro placement, floorplanning for advanced nodes, clock trunk planning and hierarchical modeling.

Multivoltage/Power Analysis | Wednesday, March 24 | 2:00 - 4:30 p.m.
Offers a practical guide to debug multi-voltage/UPF and power analysis/activity annotation issues across the full flow. Covering Design Compiler NXT and Fusion Compiler.

https://www.synopsys.com/implementation-and-signoff/resources/events/synopsys-2021-eu-workshop-series.html

@Taksuntec

زایلینکس فرانت اند VITIS را به صورت اپن سورس در گیتهاب برای همگان قرار داد :

With the front-end of Vitis HLS now open source and available to all on GitHub, software and hardware developers have the flexibility to use the standard Clang/LLVM infrastructure and customize the design flow to:

- Add support for new high-level languages beyond C/C++ and OpenCL
- Add new domain-specific optimization pragmas or compiler directives
- Customize the transformations to the LLVM IR (new LLVM passes)

The C/C++ to RTL synthesis flow in Vitis HLS consists of 2 main components :

[1] Front-end: This component parses the code expressed in C/C++ or OpenCL, applies front-end and middle-end transformations using the Clang/LLVM tool chain
[2] Back-end: This phase takes an LLVM IR input and performs FPGA-specific lowering and scheduling till the final step, RTL generation

https://forums.xilinx.com/t5/AI-and-Machine-Learning-Blog/Opening-a-World-of-Possibilities-Vitis-HLS-Front-end-is-Now-Open/ba-p/1211207

@Taksuntec